至芯科技10月内部FPGA就业班企业招聘工作启动：

Python0291 · 发表于 2019-11-6 14:36:00

Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。

Python0291 · 发表于 2019-11-12 15:41:32

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Python0291 · 发表于 2019-11-13 17:24:33

Python0291 · 发表于 2019-11-14 14:41:36

Python0291 · 发表于 2019-11-20 10:04:16

Python0291 · 发表于 2019-11-24 13:51:51

资料不错值得一看，，，，；

Python0291 · 发表于 2020-4-21 14:51:48

线下3月28号开课： FPGA工程师就业班：

Python0291 · 发表于 2020-5-28 09:23:53

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zxopenljx · 发表于 2020-5-28 14:24:28

至芯科技10月内部FPGA就业班企业招聘工作启动：

Python0291 · 发表于 2020-7-16 10:37:44

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