时钟偏斜Skew

时钟偏斜skew：一个同源时钟到达两个不同寄存器的时钟端的时间差别(时钟分布系统中到达各个时钟末端(即器件内部触发器的时钟输入端)的时钟相位不一致的现象)。

  
如果时钟偏斜超过所允许的最大值，电路的同步可能会发生失效。偏斜主要由两个因素造成：一是时钟源驱动器件的偏差，例如同一个PLL输出的不同时钟信号之间的偏斜;另一个是时钟分配网络的偏斜 。由于时钟信号驱动系统中的大量元件为了达到同步必须同时接收到时钟信号，因此它们之间的任何时间差异都将直接影响系统性能。

  
避免时钟偏斜Skew可以采取下列方法：1.CLOCK采用全局时钟网络驱动，全局时钟的CLOCK SKEW很小。因此主要时钟信号应该走全局时钟网络以避免始终偏斜。2.采用全局时钟缓冲器 3.采用锁相环（pll）。

时钟偏斜Skew