数字钟之仿真分析及下板验证

今天，我们一起来分享一下数字钟的仿真以及实际下板现象
昨天已经说了，数字钟的测试文件tb和数码管的测试文件几乎相同。（因为它们的端口完全相同）
测试源程序：
00  `timescale1ns/1ps
01
02  module digital_clock_tb;
03
04      reg clk;
05      reg rst_n;
06     
07      wire[2:0] sel;
08      wire[7:0] seg;
09
10      initial
11      begin
12         clk =1'b0;
13         rst_n =1'b0;
14         #160
15         rst_n =1'b1;
16      end
17      
18      always#10 clk =~clk;
19
20     digital_clock digital_clock_inst(
21         .clk(clk),
22         .rst_n(rst_n),
23         .sel(sel),
24         .seg(seg)
25      );
26
27  endmodule
仿真波形：

全局共分为6个组，分别是顶层、时钟控制组、3个转码组（时、分、秒）、数码管显示组



全局波形

接下来，我们来逐个分析一下


首先，我们来看顶层波形。共有6个数码管，分别对应sel的0、1、2、3、4、5。有波形可以看出，每当数码管切换是，seg会将相应的数据给到当前数码管。



每当计数器计到最大值时，该模块就会输出一个相应的24位的16进制数据，该数据即时钟原始数据。



每当秒（sec）到达59时，下一时刻对应的分钟（min）会加1，而秒（sec）自身清零。即钟表里的秒针计够60秒，分针加1，秒针重新计数。


每当分钟（min）到达59时，下一分钟对应的小时（hour）会加1，而分（min）和秒（sec）自身清零，重新开始计数。


每当小时（hour）到达23时，下一小时hour、min、sec都会清零，即一天已经过去，新的一天即将开始

还有一个模块是数码管，因为之前已经说过了，在这里我就不再啰嗦了。如此整个数字钟之旅到这就结束了，最后我们一起去看看实物下板的现象吧！

下板现象网址链接：https://mp.weixin.qq.com/s/jj7eeygp1UPIWUFC5lIYqA