求助

下面这个文件使用modelsim仿真怎么总是提示语法错误啊？高手帮我看看：
module divfre
(clk,
divclk);

input clk;
output divclk;

reg divclk;
reg[5:0] counter;

initial
begin
  divclk=0;
  counter=0;
end

always @(posedge clk)
begin
  begin
    if (counter>=5'b110001)
      counter<=0;
  else counter<=counter+1;
  end
  divclk<=counter[5];
end

endmodule


错误提示：syntax error