DDs设计一个输出3KHz-3MHz的正弦波

fpga_feixiang · 发表于 2020-6-22 21:51:57

假设要求输出每个正弦波的周期点为64个，因为最大的输出频率为3M，所以系统时钟至少应该为64*3M=192M。

假设DAC的位宽为16位，则为了尽可能利用好DAC的精度，我们设计ROM的位宽为16位，数据深度为131072。假设DAC的最大输出电压为5V则量化精度可以达到5V/65536≈0.0763mV。

因为输出频率的最小值为3k，累加器的宽度为log(192M/3k)≈15.965784，所以至少累加器需要设置为16位位宽。为了能达到更好的频率分辨率，我们设计累加器的计数位宽为32位，则该系统的输出频率分辨率为192M/(2^32)≈0.0447Hz。

 

zhangyukun · 发表于 2020-6-23 15:56:59

zxopenhl · 发表于 2020-6-23 16:58:05

DDs设计一个输出3KHz-3MHz的正弦波

李23 · 发表于 2022-3-18 11:06:30

讲解的很好

大鹏 · 发表于 2022-3-18 11:32:07

DDs设计一个输出3KHz-3MHz的正弦波

雷1314521景 · 发表于 2022-3-18 19:23:37

DDs设计一个输出3KHz-3MHz的正弦波
http://www.fpgaw.com/forum.php?m ... 5&fromuid=59831
(出处: fpga论坛|fpga设计论坛)

dameihuaxia · 发表于 2022-4-8 14:36:40

VHDL2选1选择器
http://www.fpgaw.com/forum.php?m ... 1&fromuid=58166
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