vhdl和verilog的共同点

1、能形式化地抽象表示电路的行为和结构；

　　2、支持逻辑设计中层次与范围地描述；

　　3、可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；

　　4、支持电路描述由高层到低层的综合转换；

　　5、硬件描述和实现工艺无关；

　　6、便于文档管理；

　　7、易于理解和设计重用

vhdl和verilog的共同点