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FPGA面积优化

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fpga_feixiang 发表于 2020-8-30 21:26:23 | 显示全部楼层 |阅读模式
1.对于速度要求不是很高的情况下,我们可以把流水线设计成迭代的形式,从而重复利用FPGA功能相同的资源。


2.对于控制逻辑小于共享逻辑时,控制逻辑资源可以用来复用,例如FIR滤波器的实现过程中,乘法器是一个共享的资源,我们可以通过控制资源实现状态机,从而复用乘法器,当然这样也牺牲了面积。


3.对于具有类似计数单元的模块,可以采用全局的计数器,以减小面积。例如模块A需要256的循环计数,模块B需要1000的循环计数,那么我们就可以设计一个全局计数器,计数器位数为10,前八位供模块A使用,整个计数器供B使用。合理的利用pll进行分频,可以实现更灵活的全局计数器设计。





4.对于FPGA的内部逻辑资源不一定全部支持复位(同步复位,异步复位),置位等。不当的复位置位会增加资源开销。例如DSP, RAM只支持同步复位。对于移位寄存器不支持复位,乘法器不支持置位。


5.利用置位复位可以实现一些组合逻辑的优化;例如对于A|B我们可以将A直接与触发器的输入端相连,而B与触发器的置位段相连,这样就节省了一个或门。


6.对于面积要求比较紧的电路应尽量避免复位和置位。
大鹏 发表于 2020-9-2 11:56:21 | 显示全部楼层
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