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同步复位与异步复位

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zxopenluyutong 发表于 2021-1-13 10:38:19 | 显示全部楼层 |阅读模式
一、同步复位与异步复位特点:
  同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。

  异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。
   
  二、异步复位和同步复位的优缺点:

  1、同步复位的优点大概有3条:

  a、有利于仿真器的仿真。

  b、可以使所设计的系统成为100%的同步时序电路,这便大大有利于时序分析,而且综合出来的fmax一般较高。

  c、因为他只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺。

同步复位的缺点:

  a、复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:组合逻辑路径延时,复位延时等因素。

  b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入端口插入组合逻辑,这样就会耗费较多的逻辑资源。

  2、异步复位的优点也有三条:

  a、大多数目标器件库的dff都有异步复位端口,因此采用异步复位可以节省资源。

  b、设计相对简单。
  c、异步复位信号识别方便,而且可以很方便的使用FPGA的全局复位端口GSR。

  异步复位的缺点:

  a、在复位信号释放(release)的时候容易出现问题。具体就是说:倘若复位释放时恰恰在时钟有效沿附近,就很容易使寄存器输出出现亚稳态,从而导致亚稳态。

  b、复位信号容易受到毛刺的影响。

  所以,一般都推荐使用异步复位同步释放的方式,而且复位信号低电平有效。这样就可以两全其美了。
在带有复位端的D触发器中,当reset信号“复位”有效时,它可以直接驱动最后一级的与非门,令Q端“异步”置位为“1”or“0”。 这就是异步复位。

当这个复位信号release时,Q的输出由前一级的内部输出决定。

然而,由于复位信号不仅直接作用于最后一级门,而且也会做为前级电路的一个输入信号,因此这个前一级的内部输出也受到复位信号的影响。

前一级的内部电路实际上是实现了一个“保持”的功能,即在时钟沿跳变附近锁住当时的输入值,使得在时钟变为高电平时不再受输入信号的影响。

对于这一个“维持”电路,在时钟沿变化附近,如果“reset”信号有效,那么,就会锁存住“reset”的值;

如果reset信号释放,那么这个“维持”电路会去锁当时的D输入端的数据。

因此,如果reset信号的“释放”发生在靠时钟沿很近的时间点,

那么这个“维持”电路就可能既没有足够时间“维持”住reset值,

也没有足够时间“维持”住D输入端的值,因此造成亚稳态,并通过最后一级与非门传到Q端输出。



如果reset信号的“释放”时间能够晚一点点,也就是说,让“维持”电路有足够的时间去锁住“reset”的值,

那么,我们就可以肯定输出为稳定的“reset”状态了。这一小段锁住“reset”值所需要的时间,就是寄存器的removal time要求。
zhangyukun 发表于 2021-1-13 16:45:02 | 显示全部楼层
同步复位与异步复位
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