Verilog HDL 的系统任务 $random

这个系统函数提供了一个产生随机数的手段。当函数被调用时返回一个32bit的随机数。它是一个带
符号的整形数。
$random一般的用法是：$ramdom % b ,其中 b>0.它给出了一个范围在（-b+1)b-1)中的随机数。
下面给出一个产生随机数的例子：
reg[23:0] rand;
rand = $random % 60;
上面的例子给出了一个范围在－59到59之间的随机数，下面的例子通过位并接操作产生一个值在0到
59之间的数。
reg[23:0] rand;
rand = {$random} % 60;
利用这个系统函数可以产生随机脉冲序列或宽度随机的脉冲序列，以用于电路的测试。下面例子中的
Verilog HDL模块可以产生宽度随机的随机脉冲序列的测试信号源,在电路模块的设计仿真时非常有
用。同学们可以根据测试的需要，模仿下例，灵活使用$random系统函数编制出与实际情况类似的随
机脉冲序列。
[例] `timescale 1ns/1ns
module random_pulse( dout );
output [9:0] dout;
reg dout;
integer delay1,delay2,k;
initial
begin
#10 dout=0;
for (k=0; k< 100; k=k+1)
begin
delay1 = 20 * ( {$random} % 6);
// delay1 在0到100ns间变化
delay2 = 20 * ( 1 + {$random} % 3);
// delay2 在20到60ns间变化
#delay1 dout = 1 << ({$random} %10);
//dout的0--9位中随机出现1，并出现的时间在0-100ns间变化
#delay2 dout = 0;
//脉冲的宽度在在20到60ns间变化
end
end
endmodule

Verilog HDL 的系统任务 $random

Verilog HDL 的系统任务 $random