全加器代码

module addr2(a, b, c, q, d);
   
         input  a;
         input  b;
         input       c;
         
         output   q;
         output   d;
         
         wire  q0, q1, d1;   
         
         addr addr_dut(
            .a(a),
            .b(b),
            .q(q0),
            .d(d1)
         );
            
         addr addr_dut1(
            .a(d1),
            .b(c),
            .q(q1),
            .d(d)
         );
         
         assign q = q0 | q1;
         
endmodule

全加器代码 [

全加器代码