请问一下： assign A_16 = A_32[27:12]；的意思是什么？

ccs · 发表于 2011-8-6 16:37:57

ccs · 发表于 2011-8-6 16:38:25

连续赋值A_32的12-27位给A_16

liujilei311 · 发表于 2011-8-11 08:07:35

中间的“—”是没有用的，可以删去的！！！！！！！！

pengdan0905 · 发表于 2011-8-12 15:58:23

verilog中的-是为了方便读的，没实际的意义，可以不管，二楼的回答是对的

wangxia6112 · 发表于 2011-8-15 16:48:04

假如这样定义

wire [15:0]A_16;
wire [27:0]A_32;

assign A_16=A_32[27:12];

就是说将A_32中[27:12]的数值赋值给A_16。

dspmatlab · 发表于 2011-8-16 10:47:12

本帖最后由 dspmatlab 于 2011-8-16 10:49 编辑

我咋看不懂三楼的意思啊

是指8'b0110_0101的吧？

liujilei311 · 发表于 2011-8-16 14:03:07

verilog中的-是为了方便读的，没实际的意义，可以不管。。。。。。。。。。

jerry5391 · 发表于 2011-8-17 09:37:29

2L是对的，其实看一下有关verilog的书籍，就可以了解

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