vhdl语法讨论！

xc5552003 · 发表于 2011-8-10 14:13:29

vhdl中关于数位字符串这么定义
data1<=B"111011110";
data2<=O"15";
要求基数符也就是'B','O','X',必须有。
但是在平时我们的编程中却从不写这个基数符
例如：
signal rsr:std_logic_vector(2 downto 0)；
rsr<="110";
不知道为何故？

还有关于unsigned类型的运算
signal Cnt: unsigned(3 downto 0)；
在对Cnt加一运算的时候
Cnt<=Cnt+"01";
这么写的原因？，Cnt应该是4位的，求指教！

蓝余 · 发表于 2011-8-10 21:06:24

这些说法怎么这么奇怪呢!

liujilei311 · 发表于 2011-8-11 08:03:21

是很奇怪，感觉是把vhdl与verilog揉合到一块了？？？？？？

alec405 · 发表于 2011-12-25 23:45:44

完全没有考虑过这些问题啊……

yushix · 发表于 2011-12-30 00:07:30

signal rsr:std_logic_vector(2 downto 0)；
rsr<="110";
不知道为何故？
我认为是计算机默认是2进制数

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