新手请教synthesis的问题

大家好， 我编写了一个vhdl的程序并且综合后，看到控制窗口显示了如下的数据：

   Minimum period: 1.761ns (Maximum Frequency: 567.746MHz)
   Minimum input arrival time before clock: 3.752ns
   Maximum output required time after clock: 5.832ns
   Maximum combinational path delay: 5.429ns

我想请问这里的Maximum Frequency和Minimum period是代表什么呢？它和我们模拟时定义的时钟clk有什么联系呢？
麻烦了，谢谢大家！