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集成电路技术分享»论坛 › › FPGA技术交流 › 求解
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求解

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vvt 发表于 2011-8-24 09:50:49 | 显示全部楼层 |阅读模式
Error: Top-level design entity "counter12" is undefined
FPGA工程师就业培训班（保就业）
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FPGA就业培训班招聘学员（保就业）
 楼主| vvt 发表于 2011-8-24 09:51:08 | 显示全部楼层
实体名跟工程名不一致吧
至芯科技ZX系列开发板正在火爆发售！
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snowinmoon 发表于 2011-8-24 13:14:53 | 显示全部楼层
楼上正解，你使用verilog还是VHDL
FPGA工程师就业培训班（保就业）
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lupengpeng 发表于 2011-8-24 19:59:49 | 显示全部楼层
工程名与顶层模块名要一样！
至芯科技ZX系列开发板正在火爆发售！
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