急急急！请教高手

这个程序怎么改呀，为什么老是有错误，还有“程序不包含任何逻辑”是什么意思呀？谢谢啦

`include "q11.v"

module q2;
reg x1,x2,clock;
wire out1;
initial
begin
x1=0;
x2=0;
clock=0;
end
always #50 clock=~clock;
always @(posedge clock)
begin
#4 x1={$random} %2 ;
#8 x2={$random} %2 ;
end
q11 m(.out(out1),.a(x1),.b(x2));
endmodule

err信息可以贴出来 你在最前面加一个'timescale --/--    这个是一个测试的激励文件。

这本来就是一个激励文件，编译的时候当然有错误

回复 1# 99aq


    这就是tb文件，不用拿去编译的，在工程里去除掉就好了。

1、首先查一下你的被仿真模块是否通过了编译。
2、你写的TsetBench在什么环境下仿真，若是在ModelSim里面仿真，那么你的第一行代码`include "q11.v"应该去掉，然后把被仿真模块也q11加入到ModelSim工程中进行编译。
3、你的代码段
always @(posedge clock)
begin
#4 x1={$random} %2 ;
#8 x2={$random} %2 ;
end

这一段看着很别扭，大公司的代码风格不会出现always里面带延时的语句。

此模块为激励文件，用于测试用，目的是每个时钟产生X1，X2两个0，,1随机数