Verilog信号上升沿检测

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在FPGA开发的面试中可能会碰到检测上升沿和下降沿的题目。以上升沿为例进行分析。
上升沿是信号从低电平变化为高电平的时候，因此我们可以将信号的上一个状态和下一个状态进行采样保存，然后来判断是都是从0变化到1的过程。代码如下：
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  module posedge_detection(clk,rst_n,i_data_in,o_rising_edge);
input clk;
input rst_n;
input i_data_in;
output o_rising_edge;

reg r_data_in0;
reg r_data_in1;

assign o_rising_edge=r_data_in0&~r_data_in1;

always@(posedge clk or negedge rst_n)begin
  if(rst_n==1'b0)begin
     r_data_in0<=0;
      r_data_in1<=0;
  end
  else begin
     r_data_in1<=r_data_in0;
      r_data_in0<=i_data_in;
  end
end
endmodule

通过信号i_data_in和时钟、复位信号，可以仿真出正确的结果。

Verilog信号上升沿检测
http://www.fpgaw.com/forum.php?m ... 5&fromuid=59610
(出处: fpga论坛|fpga设计论坛)

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