各位FPGA高手帮忙解决一下，非常感激！

大家好，我是FPGA的初学者，编写了一个verilog hdl程序，但是仿真结果和程序设计的功能不符，不知道问题出在哪？请各位高手给指点一下，谢谢！
程序如下：module tb_xuliel(q_out);
output[3:0] q_out;
reg[3:0] q_out;
parameter sample_period=4;
parameter queue_num=2;

initial
begin
q_out=0;
repeat(queue_num)
   begin
    #sample_period q_out=1;
    #sample_period q_out=2;
    #sample_period q_out=3;
    #sample_period q_out=5;
    #sample_period q_out=7;
    #sample_period q_out=11;
    #sample_period q_out=13;   
   end         
end
endmodule
仿真结果见附件。

什么情况~~~~~~

仿真结果和程序设计功能不符，实际仿真结果从仿真开始到仿真结束q_out的值都为13

把“=”改成“<=”试一下。

貌似verilog中的initial语句一般用在仿真模块中吧

请问你想要的功能是什么，怎么个不符合了