25分频程序和modelsim仿真

module fp_verilog(
                  clk,
                  rst_n,
                 fm
                  );
input clk;  //时钟信号，50Mhz
input rst_n;//复位信号，低电平有效
output fm; //蜂鸣器，0--响，1--不响
reg[5:0] cnt;
always@(posedge clk or negedge rst_n)
begin
  if (!rst_n)
       cnt<=6'd0;
       else if (cnt<6'd49)
                cnt<=cnt+1'b1;
             else cnt<=6'd0;
end
assign  fm=(cnt<=6'd24)?1'b0:1'b1;
endmodule

学习的速度好慢，要加油

你确定实现的是二十五分频吗，那占空比为50%的二十五分频该怎么实现

楼主真的挺厉害 O(∩_∩)O~

是啊！我的速度也好慢

你这是50分频，你连分频的概率都没搞清楚？？

确实学的很慢，都着急了

50分频哇  改下哈