如何写testbench

求各位大侠奉献写testbench的资料或者方法。谢谢

夏宇闻老师的VERILOG数字系统设计里面有编写testbench方法和例子

暂时也不会，要好好学学

module chengfatest ;
reg[15:0]x,y,out;
reg clk,reset;
wire[31:0]out1;
wire[17:0]m1;
wire[15:0]m2,m3;
chengfa che(out1,out,x,y,reset,clk);
always # 10 clk=~clk;
initial  
begin
clk=0;reset=1;out=16'h7FFF;x=16'h8001;y=16'h8001;
#15 reset=0;
#1000 $finish;
end
endmodule

送你这个，你可以看看

，初学者飘过

先编译后会给你一个模板，然后改改就行了