xilinx中offset约束问题

xilinx对于ddr 边沿对齐方式的约束发现了两种不同的约束说法，不知道那一种是对的？
1）来自ISE 12.3 的UCF模板生成器，如下为DDR接口的时序
             |--45%---|---55%----|
             ________
CLK  __|               |__________|
               
            | ---------  |     ----------   |
        -- | R Data   |  F Data         |---
            |  --------  |  ----------  |
CLK 为100MHZ,其约束如下
NET "ClkIn" TNM_NET = "ClkIn";
TIMESPEC "TS_ClkIn" = PERIOD "ClkIn" 10 ns HIGH 45%;
TIMEGRP "ClkIn_Rising" = RISING "ClkIn";
TIMEGRP "ClkIn_Falling" = FALLING "ClkIn";

OFFSET = IN 0 ns VALID 4.5 ns BEFORE ClkIn TIMEGRP ClkIn_Rising;
OFFSET = IN -4.5 ns VALID 5.5 ns BEFORE ClkIn TIMEGRP ClkIn_Falling;

2）而上面的情况根据xilinx提供的资料（如ug612）中，其约束的最后一条应该是
OFFSET = IN 0 ns VALID 5.5 ns BEFORE ClkIn TIMEGRP ClkIn_Falling;

究竟哪个是正确的？
我实际使用的效果看，应该是第一种，但文档上明明写得时第二种。