quartus中的present信号

module ting(clk,reset,ATN,ACDS,IFC,MTA,MLA,LIDS,LADS,LACS);
input clk,reset,ATN,ACDS,IFC,MTA,MLA;
output LIDS,LADS,LACS;
reg[2:0] present,next;
reg LIDS,LADS,LACS;
parameter  S1=3'h1,
          S2=3'h2,
          S3=3'h4;
always @(negedge clk)
begin
   if((~reset)|(IFC)) present=S1;
   else present=next;
end
always @(present or ATN or ACDS or IFC or MTA or MLA)
begin
   LIDS=0;LADS=0;LACS=0;
   case(present)
   S1:begin
      if(MLA&ACDS) next=S2;
      else next=S1;
      LIDS=1;
      end
   S2:begin
      if((ACDS)|(MLA&ACDS)) next=S1;
      else if(~ATN) next=S3;
      else next=S2;
      LADS=1;
      end
   S3:begin
      if(ATN) next=S2;
      else next=S3;
      LACS=1;
      end
   default:next=S1;
endcase
end
endmodule
这是
present信号，请问这个信号时怎么设置的

此信号是用来表示状态机跳转状态的，你都不知道怎么设置怎么写状态机呢，可能是我没理解你的问题吧

我的意思是我在quartus中进行时序仿真时怎么调不出present信号，