调用问题求解

(1)文件aaa.v
module aaa(a,b,out);
input a,b;
output out;
wire out;
assign out=a^b;
endmodule
(2)文件bbb.v
`include "aaa.v"
module bbb(c,d,e,out);
input c,d,e;
output out;
wire out_a;
wire out;
aaa aaa(.a(c),.b(d),.out(out_a));
assign out=e&out_a;
endmodule
怎么调用aaa文件啊   小弟刚入门 求帮助

verilog书上有很多小例子，测试模块都有调用模块的，你去看看，挺简单的