altpll延时不对，求解。

nila 发表于 2011-10-25 21:49:43 | 显示全部楼层 |阅读模式

用的是ep2C35做仿真，quartus9.0
用PLL例化了一个3输出时钟，一般模式（normal），c0,c1,c2全部保持与输出时钟一样频率和相位，作测试。
结果如下，请问为什么c0,c2对齐？三个输出又与输入时钟步齐

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