代码不知道哪错了，好纠结

module stimulus;
    wire newspaper;
    reg[2:0] coin;
    reg clock,reset;
    vend sb(coin,newspaper,clock,reset);

initial $monitor($time, , , ,"Coin = %b   Newspaper = %b   Reset=%b",coin,newspaper,reset);
intial
begin
    clock=0;
    coin=0;
    reset=1;
    #50 reset=0;
    @(negedge clock);
    #80 coin=2'b01;#40 coin=2'b10;
    #80 coin=2'b01;#40 coin=2'b00;
    #80 coin=2'b10;#40 coin=2'b10;
    #80 coin=2'b00;#40 coin=2'b01;
    #80 coin=2'b01;#40 coin=2'b01;
    #80 $finish;
end
always
begin
     #20 clock=~clock;
end
endmodule


错误提示是：
** Error: E:/modelsim_exercise/1t.v(9): near "begin": syntax error, unexpected "begin", expecting "IDENTIFIER" or '.' or '#' or '(

大哥们帮看一下吧，小弟初学者。

哈哈哈哈哈哈哈哈哈哈哈哈哈哈哈哈哈哈啊哈哈
你initial打错了

好眼力，之前咋愣是没看出来

学的是VHDL，对v不甚了解，不还意思