fpga实验 求助

实验二  组合逻辑电路的设计
一、        实验目的
1．        设计8段译码器、两路4位二进制比较器，并在实验装置上验证所设计的电路；
2．        学习用AHDL语句进行逻辑描述。
二、实验要求
    用AHDL中真值表的设计方法设计8段译码器、用布尔方程的设计方法设计两路4位二进制比较器，对CPLD器件进行配置及下载来验证自己的设计，验证电路的外围器件可选用按键输入、指示灯输出。
8段译码器的逻辑功能
输入        输出
in[3..0]        dp        g        f        e        d        c        b        a
0        0        0        1        1        1        1        1        1
1        0        0        0        0        0        1        1        0
2        0        1        0        1        1        0        1        1
3        0        1        0        0        1        1        1        1
4        0        1        1        0        0        1        1        0
5        0        1        1        0        1        1        0        1
6        0        1        1        1        1        1        0        1
7        0        0        0        0        0        1        1        1
8        0        1        1        1        1        1        1        1
9        0        1        1        0        1        1        1        1
A        0        1        1        1        0        1        1        1
B        0        1        1        1        1        1        0        0
C        0        0        1        1        1        0        0        1
D        0        1        0        1        1        1        1        0
E        0        1        1        1        1        0        0        1
F        0        1        1        1        0        0        0        1
两路4位二进制比较器逻辑功能
输入        输出
a[3..0]        b[3..0]        H        L        E
a[3..0]> b[3..0]        1        0        0
a[3..0]< b[3..0]        0        1        0
a[3..0]= b[3..0]        0        0        1

实验三  时序逻辑电路的设计
一、        实验目的
1．设计8位锁存器、60分频器，并在实验装置上验证所设计的电路；
2．了解时序逻辑电路的设计特点。
二、实验要求
    用原理图输入方式设计8位锁存器、用VHDL输入方式设计60分频器。验证电路的外围器件可选用按键输入、数码管输出。
思考题：如何消除险象竞争？