请问为什么在两个.V文件中设计同一个模块？

有两个verilog文件，add.v和add_bb.v都设计了module add（）

这是add.v的代码：
module add (
        add_sub,
        dataa,
        datab,
        result);

        input          add_sub;
        input        [7:0]  dataa;
        input        [7:0]  datab;
        output        [7:0]  result;

        wire [7:0] sub_wire0;
        wire [7:0] result = sub_wire0[7:0];

        lpm_add_sub        lpm_add_sub_component (
                                .dataa (dataa),
                                .add_sub (add_sub),
                                .datab (datab),
                                .result (sub_wire0)
                                // synopsys translate_off
                                ,
                                .aclr (),
                                .cin (),
                                .clken (),
                                .clock (),
                                .cout (),
                                .overflow ()
                                // synopsys translate_on
                                );

        defparam
                lpm_add_sub_component.lpm_direction = "UNUSED",
                lpm_add_sub_component.lpm_hint = "ONE_INPUT_IS_CONSTANT=NO,CIN_USED=NO",
                lpm_add_sub_component.lpm_representation = "SIGNED",
                lpm_add_sub_component.lpm_type = "LPM_ADD_SUB",
                lpm_add_sub_component.lpm_width = 8;


endmodule

这是add_bb.v的代码：

module add (
        add_sub,
        dataa,
        datab,
        result);

        input          add_sub;
        input        [7:0]  dataa;
        input        [7:0]  datab;
        output        [7:0]  result;

endmodule

把问题发到这里 http://www.fpgaw.com/thread-14188-1-1.html

对不住了楼主  我这个方面不了解

这两个模块是为了实现同一功能？