寄存器寻址问题，各位进来看看

刚开始学verilog，在实践中发现一个现象如下代码所示：

module SWITCH_module(
                                       output reg [63:0] TDM_out,
                                       input CLK8M,
                                       input [2:0] TS_BIT_position,
                                       input [7:0] TDM_in
                                      );

    integer i;

always @(negedge CLK8M)
begin                                                                   
        case(TS_BIT_position)
3'b000  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8] <= TDM_in;
3'b001  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 1] <= TDM_in;
3'b010  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 2] <= TDM_in;
3'b011  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 3] <= TDM_in;
3'b100  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 4] <= TDM_in;
3'b101  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 5] <= TDM_in;
3'b110  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 6] <= TDM_in;       
default  :  for ( i = 0; i <= 7; i = i + 1) TDM_out[i*8 + 7] <= TDM_in;               
                endcase          
end       
endmodule

上面的代码是我想实现的意图，也达到了我想实现的意图，但当我想把其中的CASE语句简写为如下形式时

           for(i = 0; i <= 7; i = i + 1)               
                TDM_out[i*8 + TS_BIT_position] <= TDM_in;

综合出来的结果只有TDM_out[15:0]是和上面相同的，后面的TDM_out[63:16]就不是我想要达到的目的了，请问各位高手，上面这个语句有什么不符合的语法，或者综合器理解不了的问题吗？

晕，排了半天版，看起来很整齐的啊，怎么出来这效果

各位给个意见呗

把问题发到这里 http://www.fpgaw.com/thread-14188-1-1.html