请问怎样用verilog实现一个自动生成指定频率的模块啊?

IPO · 发表于 2010-5-10 18:36:28

IPO · 发表于 2010-5-10 18:36:40

就是连接几个按键,输入具体的数字,然后通过分频的方法,输出为整数的频率啊.
分频模块我已经做出来了,就是不知道怎么控制啊.

xinu2009 · 发表于 2010-5-16 11:02:18

这个没有像高级语言那么简单的，如果是用xilinx FPGA内部的DCM的话可以对输入信号进行分频、倍频等处理！一般情况下就是要做一个频率发生器吧以前的时候做过一个在一定频率范围内变化的频率信号发生器：就是DDS目前大部分都是用这个
下面是我以前的一些资料：
DDS原理
DDS信号源的设计和制作
DDSfpga源代码
供你参考！
希望对你有帮助！

Sunlife · 发表于 2015-5-19 14:56:35

就是连接几个按键,输入具体的数字,然后通过分频的方法,输出为整数的频率啊.
分频模块我已经做出来了,就是不知道怎么控制啊.

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请问怎样用verilog实现一个自动生成指定频率的模块啊?

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