verilog中initial过程块是不能综合的,而在模块中用initial来初始化寄存器

请问一下,为什么很多书上都说在verilog中initial过程块是不能综合的,而在模块中用initial来初始化寄存器,通过综合,最终下载到FPGA中运行,这些初始化数据都是用效的

请问一下,为什么很多书上都说在verilog中initial过程块是不能综合的,而在模块中用initial来初始化寄存器,通 ...
IPO 发表于 2010-5-12 11:17

    你要初始化可以用复位的时候进行初始化。
我初始化都没用过initial

但我都用initial的,也可行的,但就不明白为什么书上都说不可综合
跟开发环境有关吗

反正我看过的代码都没用initial去初始化。。。最好还是不用initial
不过在测试程序中可以用initial

always @(posedge sysclk)
begin
  if(sysrst)
   begin
  /*定义你的初始化语句*/
   end
  else
   begin
/*定义你的功能语句*/
   end
end

posedge sysclk这是按下复位键时的上升沿吗

posedge sysclk这是按下复位键时的上升沿吗
IPO 发表于 2010-5-12 11:19

    不是啊，sysclk一般指的是你的系统的主频。这个频率一般都几十M....肯定比你按键的速度要快的多。

看过的代码都没用initial去初始化。。。最好还是不用initial
不过在测试程序中可以用initial