怎样写testbench(xilinx的)

老怪甲 · 发表于 2010-5-13 10:11:42

本帖最后由 fpgaw 于 2011-8-17 13:35 编辑

中文文章：怎样写testbench

tianran99 · 发表于 2010-6-2 09:58:10

O(∩_∩)O谢谢

ccs · 发表于 2010-6-20 14:07:54

tsetbench 是模拟激励信号，因此并不要求太规范
想用verilog写tenchbench，基本上就像写C语言一样。
激励可以在程序中产生，但大型的仿真通常是由C语言写的仿真器输出激励信号，然后tnechbench将文本中的激励信号读入，
然后再输入到被仿真unit的接口。

cappuccino137 · 发表于 2010-11-8 11:41:58

适合初学！！

weibode01 · 发表于 2010-11-8 17:57:48

支持。。。。Verilog。。。

gagmeng · 发表于 2011-1-5 08:38:39

O(∩_∩)O谢谢

pengyu · 发表于 2011-1-5 09:14:32

谢谢哈！！！！！！！！！！

alexpzh · 发表于 2011-1-12 14:12:58

thanks~~~~~~~

zhl929 · 发表于 2011-4-2 21:18:05

不错，谢谢分享～～

waitinga · 发表于 2011-4-26 21:07:13

真的很好的东西

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