Source Insight兼容VHDL与VERILOG

Source Insight兼容VHDL与VERILOG

这一阵子本人对source insight的语言扩展规则做了较深入的研究，基本上已经摸清了一些简单的变量定义，在此基础上做了一个verilog hdl的最新扩展包 v1.1，使得source insight对verilog的支持大大增强：用颜色进行语法检测、编辑时的变量自动匹配，这些功能将source insight的优点都发掘了出来。
source insight对VHDL的支持不是很强，只是简单的表达了模块与例化的定义，对其强项变量的定义捕支持，留下了一个较大的遗憾。
为了照顾使用VHDL的各位工程师朋友，我做了一个vhdl的扩展包，用于增强source insight对VHDL的支持，目前效果还不错，基本上实现了：用颜色进行语法检测、编辑时的变量自动匹配。
目前仍在优化与完善之中，先给大家一个预览，稍后将推出稳定的版本。
Verilog HDL语言功能描述：
1、支持input、output、inout端口定义及建立symbol索引，单行最多支持到10个symbol；
2、支持wire、reg变量定义及建立symbol索引，单行最多支持到10个symbol；
3、支持module、task、function模块定义及建立symbol索引；
4、支持模块例化定义及建立symbol索引；
5、支持parameter定义及建立symbol索引，一行只能定义一个parameter；
6、所有被定义为symbol的字符串会在symbol window显示，并可以点击跳转；
7、各种类型的symbol在整个代码中以各自定义的颜色显示；
8、光标移动到被调用的symbol，context window会显示该symbol的定义代码；
9、编辑代码时自动激活相匹配的symbol索引，快速输入变量；
10、支持project；
11、综合以上功能，可进行视觉语法检测。
以上功能仅限于可综合的verilog代码，对于其他暂时还不支持。
VHDL语言功能描述：
1、支持in、out、inout端口定义及建立symbol索引，单行定义symbol不限量；
2、支持signal变量定义及建立symbol索引，单行最多支持到6个symbol；
3、支持component、package、function、entity、architecture、process、block模块定义及建立symbol索引；
4、支持attribute定义及建立symbol索引；
5、支持use库定义及建立symbol索引；
6、支持type结构定义及建立symbol索引；
7、支持constant参数定义及建立symbol索引；
8、支持参数（natural、string、integer、positive）定义及建立symbol索引，一行只能定义一个参数；
9、所有被定义为symbol的字符串会在symbol window显示，并可以点击跳转；
10、各种类型的symbol在整个代码中以各自定义的颜色显示；
11、光标移动到被调用的symbol，context window会显示该symbol的定义代码；
12、编辑代码时自动激活相匹配的symbol索引，快速输入变量；
13、支持project；
14、综合以上功能，可进行视觉语法检测。
以上功能仅限于可综合的VHDL代码，对于其他暂时还不支持。

在source insight加入扩展包*.clf的方法：
1、以前的版本请删除options－》preferences－》languages－》delete－》verilog hdl
2、options－》preferences－》languages－》import－》*.clf
3、document options－》add type：
  document type：verilog
  file filter：*.v
  language：verilog hdl v1.1.2
  选中：symbol window
4、ok

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