FPGA的时钟输出引脚问

EP3Cls200  fpGA中 pllout时钟输出引脚中说Optional negative terminal for external clock outputs from PLL[1..4]. These pins can only use the
differential I/O standard if it is being fed by a PLL output  
什么意思，时钟输出引脚只能做差分输出吗？
我用单端做时钟输出不行吗？一般的都是用做单端输出的，怎么这个必须用差分？谢谢

恩我知道了谢谢之类的 分享