什么叫unexpected "SYSTEM_IDENTIFIER"

初学verilog，把教程中的程序copy到modelsim里验证，发现有错误。这是一个测试程序。
`timescale 1ns/100ps;
`include "./Blocking.v";
`include "./Nonblocking.v";

module compareTop;
wire [3:0]b1,c1,b2,c2;
reg clk;
reg [3:0]a;

initial
begin
clk=0;
forever #50 clk=~clk;
end  //时钟

initial
a=4'h3;
$display("a=%d,b1=%d,c1=%d,b2=%d,c2=%d",a,b1,c1,b2,c2);
# 100 a = 4'h7;
$display("a=%d,b1=%d,c1=%d,b2=%d,c2=%d",a,b1,c1,b2,c2);
# 100 a = 4'hf;
$display("a=%d,b1=%d,c1=%d,b2=%d,c2=%d",a,b1,c1,b2,c2);
# 100 a = 4'ha;
$display("a=%d,b1=%d,c1=%d,b2=%d,c2=%d",a,b1,c1,b2,c2);
# 100 a = 4'h2;
$display("a=%d,b1=%d,c1=%d,b2=%d,c2=%d",a,b1,c1,b2,c2);
# 100 $display("a=%d,b1=%d,c1=%d,b2=%d,c2=%d",a,b1,c1,b2,c2);
$stop;
end
non_blocking non_blocking(a,b2,c2,clk);
blocking blocking(a,b1,c1,clk);
endmodule
问题出在16行，就是第一个$display（红色），near "$display": syntax error, unexpected "SYSTEM_IDENTIFIER"请问是什么原因，还有怎么改正，谢谢。
另外如果把16行注释了，其他display的行也是同样问题。