新手请教一问题：如何用verilog给sram建模，例如IS61LV25616

ccs · 发表于 2012-3-1 09:05:45

ChenDongKui · 发表于 2012-3-28 14:43:46

期待中……

guyibeijing · 发表于 2012-4-12 20:49:17

我也想知道啊，

simpleh · 发表于 2012-6-1 10:27:13

http://v3.eefocus.com/bbs/article_680_72303.html

我现在有点不明白这模型是怎么用的？有没有高人指点一下啊

@HDL现场 · 发表于 2012-6-3 00:52:53

建模可以，但要看SDRAM的手册，其实，verilog建模还比较好写啦。。主要是写不可综合模块，所以，一些综合代码，不必要太过讲究... 只要符合实际器件的时序要求就OK了。。。所以，没有瓶颈！！

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