集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
123
返回列表 发新帖
楼主: 老怪甲

Verilog 设计实践

[复制链接]
zhiweiqiang33 发表于 2017-10-10 14:55:18 | 显示全部楼层
如何有效地管理FPGA设计中的时序问题
zhiweiqiang33 发表于 2017-10-10 14:55:25 | 显示全部楼层
如何有效地管理FPGA设计中的时序问题?
zhiweiqiang33 发表于 2017-10-26 10:34:39 | 显示全部楼层
资料挺不错的 谢谢
zhiweiqiang33 发表于 2017-10-27 14:23:15 | 显示全部楼层
实践性很重要
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|集成电路技术分享 ( 京ICP备20003123号-1 )

GMT+8, 2024-5-26 01:02 , Processed in 0.070255 second(s), 17 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表