请选择 进入手机版 | 继续访问电脑版

集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2717|回复: 1

双向管脚(clocked bidirectional pin)Verilog代码

[复制链接]
老怪甲 该用户已被删除
老怪甲 发表于 2010-5-28 10:44:11 | 显示全部楼层 |阅读模式
基本组合逻辑功能-Verilog HDL 程序举例

双向管脚(clocked bidirectional pin)

Verilog HDL: Bidirectional Pin

This example implements a clocked bidirectional pin in Verilog HDL.
The value of OE determines whether bidir is an input, feeding in inp, or a tri-state, driving out the value b.





bidir.v

module bidirec (oe, clk, inp, outp, bidir);

// Port Declaration

input  oe;
input  clk;
input  [7:0] inp;
output [7:0] outp;
inout  [7:0] bidir;

reg   [7:0] a;
reg   [7:0] b;

assign bidir = oe ? a : 8'bZ ;
assign outp = b;

// Always Construct

always @ (posedge clk)
begin
  b <= bidir;
  a <= inp;
end

endmodule
大鹏 发表于 2020-6-27 14:55:16 | 显示全部楼层
双向管脚(clocked bidirectional pin)Verilog代码
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|集成电路技术分享 ( 京ICP备20003123号-1 )

GMT+8, 2024-3-29 16:35 , Processed in 0.066966 second(s), 20 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表