VHDL元件例化问题

在自己变的程序中进行元件例化时，如果在COMPONENT中元件的端口名与元件实体中的定义不同时进行编译会出错，只有端口名相同时才不会报错。按道理端口名是可以不同的，只是端口数据类型必须相同。
　　不知道是为什么？

如果不同，你需要用下面的格式来定义
i.e：
   ( clk => clock;
         addr => address
      );

嗯
不同的话肯定要映射过来吧
不然怎么能连起来
加入端口有2个的数据格式都是一样的，那不混了

component a_module
     port (a:in std_logic;
              but std_logic);
end component;

U1:a_module port map
    (a => signal_input,
     b=>signal_output)

Ａ，Ｂ名字肯定要相同

嗯
不同的话肯定要映射过来吧
不然怎么能连起来
加入端口有2个的数据格式都是一样的，那不混了