关于verilog # 的使用与疑问

2012-07-27 21:46:35  我想评分   回到列表    收藏此帖  [您是本帖的第319位阅读者]     [1楼]  

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最后登陆时间：2012-09-04 12:55:20
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请教个问题：#这个东西不能综合，为什么几大FPGA厂商的官方例程中却经常出现？
例如：
// counter
always @(posedge clock or negedge rst_l)
    if (!rst_l)
        cntr <= #1 8'b0;
    else if (scl_cnt_en)   
        cntr <= #1 cntr + 1;            
    else
        cntr <= 8'b0;

我只是在写testbench做仿真的时候用到，在编写要编译下载的代码的时候从来不用这个的。