如何在一个周期的时钟的上升沿和下降沿同时所存数据

如何在一个周期的时钟的上升沿和下降沿同时所存数据，我现在遇到这样一个问题。如何在clk的上升沿和下降沿都所存数据。下面是单触发锁存，哪位高人指点一下小弟，如何能同时锁存啊。
以下是单边沿锁存：
process(clk)
  begin
    if clk'event and clk='1' then regl<=d;
    end if;
end process;


怎么改啊？

用一个时钟的两个沿进行操作在FPGA设计中是强烈不推荐甚至是禁止的，会带来很多问题，有兴趣可以查一下“亚稳态”的概念
楼主想达到目的可以从时钟上下手，造一个反时钟，两个时钟都用上升沿，但这时又要考虑同步与异步的问题了
现在电脑的内存条就是DDR技术

DDR是一种继SDRAM后产生的内存技术，DDR，英文原意为“DoubleDataRate”，顾名思义，就是双数据传输模式。之所以称其为“双”，也就意味着有“单”，我们日常所使用的SDRAM都是“单数据传输模式”，这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作(读或写)，而DDR则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟周期中，DDR则可以完成SDRAM两个周期才能完成的任务，所以理论上同速率的DDR内存与SDR内存相比，性能要超出一倍，可以简单理解为100MHZ DDR=200MHZ SDR。

DDR内存不向后兼容SDRAM

DDR内存采用184线结构，DDR内存不向后兼容SDRAM，要求专为DDR设计的主板与系统。

DDR-II内存将是现有DDR-I内存的换代产品，它们的工作时钟预计将为400MHz或更高（包括现代在内的多家内存商表示不会推出DDR-II 400的内存产品）。从JEDEC组织者阐述的DDR-II标准来看，针对PC等市场的DDR-II内存将拥有400-、533、667MHz等不同的时钟频率。

高端的DDR-II内存将拥有800-、1000MHz两种频率。DDR-II内存将采用200-、220-、240-针脚的FBGA封装形式。最初的DDR-II内存将采用0.13微米的生产工艺，内存颗粒的电压为1.8V，容量密度为512MB。 DDR-II将采用和DDR-I内存一样的指令，但是新技术将使DDR-II内存拥有4到8路脉冲的宽度。DDR-II将融入CAS、OCD、ODT等新性能指标和中断指令。DDR-II标准还提供了4位、8位512MB内存1KB的寻址设置，以及16位512MB内存2KB的寻址设置。

DDR-II内存标准还包括了4位预取数（pre-fetch of 4 bits）性能，DDR-I技术的预取数位只有2位。

DDR3的市场导入时间预计为2006年下半，最高数据传输速度标准较达到1600Mbps。不过，就具体的设计来看，DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲，DDR3是为了解决DDR2发展所面临的限制而催生的产物。
由于DDR2的数据传输频率发展到800MHz时，其内核工作频率已经达到200MHz，因此再向上提升较为困难，这就需要采用新的技术来保证速度的可持续发展性。另一方面，也是由于速度提高的缘故，内存的地址/命令与控制总线需要有全新的拓朴结构，而且业界也要求内存要具有更低的能耗，所以，DDR3要满足的需求就是：

更高的外部数据传输率
更先进的地址/命令与控制总线的拓朴架构
在保证性能的同时将能耗进一步降低

为了满足上述要求，DDR3在DDR2的基础上采用了以下新型设计：

8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz
采用点对点的拓朴架构，减轻地址/命令与控制总线的负担
采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。
下面我们通过DDR3与DDR2的对比，来更好的了解这一未来的DDR SDRAM家族的最新成员。

DDR3与DDR2的不同之处

1、逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。

2、封装（Packages）
DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。

3、突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

4、寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。

5、新增功能——重置（Reset）
重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。

6、新增功能——ZQ校准
ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
7、参考电压分成两个
对于内存系统工作非常重要的参考电压信号VREF，在DDR3系统中将分为两个信号。一个是为命令与地址信号服务的VREFCA，另一个是为数据总线服务的VREFDQ，它将有效的提高系统数据总线的信噪等级。

8、根据温度自动自刷新（SRT，Self-Refresh Temperature）
为了保证所保存的数据不丢失，DRAM必须定时进行刷新，DDR3也不例外。不过，为了最大的节省电力，DDR3采用了一种新型的自动自刷新设计（ASR，Automatic Self-Refresh）。当开始ASR之后，将通过一个内置于DRAM芯片的温度传感器来控制刷新的频率，因为刷新频率高的话，消电就大，温度也随之升高。而温度传感器则在保证数据不丢失的情况下，尽量减少刷新频率，降低工作温度。不过DDR3的ASR是可选设计，并不见得市场上的DDR3内存都支持这一功能，因此还有一个附加的功能就是自刷新温度范围（SRT，Self-Refresh Temperature）。通过模式寄存器，可以选择两个温度范围，一个是普通的的温度范围（例如0℃至85℃），另一个是扩展温度范围，比如最高到95℃。对于DRAM内部设定的这两种温度范围，DRAM将以恒定的频率和电流进行刷新操作。

9、局部自刷新（RASR，Partial Array Self-Refresh）
这是DDR3的一个可选项，通过这一功能，DDR3内存芯片可以只刷新部分逻辑Bank，而不是全部刷新，从而最大限度的减少因自刷新产生的电力消耗。这一点与移动型内存（Mobile DRAM）的设计很相似。

10、点对点连接（P2P，Point-to-Point）
这是为了提高系统性能而进行了重要改动，也是与DDR2系统的一个关键区别。在DDR3系统中，一个内存控制器将只与一个内存通道打交道，而且这个内存通道只能一个插槽。因此内存控制器与DDR3内存模组之间是点对点（P2P，Point-to-Point）的关系（单物理Bank的模组），或者是点对双点（P22P，Point-to-two-Point）的关系（双物理Bank的模组），从而大大减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。不过目前有关DDR3内存模组的标准制定工作刚开始，引脚设计还没有最终确定。

除了以上10点之外，DDR3还在功耗管理，多用途寄存器方面有新的设计，但由于仍入于讨论阶段，且并不是太重要的功能，在此就不详细介绍了。下面我们来总结一下DDR3与DDR2之间的对比：

DDR2与DDR3规格对比，业界认为DDR3-800将被限定于高端应用市场，这有点像当今DDR2-400的待遇，预计DDR3在台式机上将以1066MHz的速度起步。

从整体的规格上看，DDR3在设计思路上与DDR2的差别并不大，提高传输速率的方法仍然是提高预取位数。但是，就像DDR2和DDR的对比一样，在相同的时钟频率下，DDR2与DDR3的数据带宽是一样的，只不过DDR3的速度提升潜力更大。所以初期我们不用对DDR3抱以多大的期望，就像当初我们对待DDR2一样。当然，在能耗控制方面，DDR3显然要出色得多，因此将可能率先受到移动设备的欢迎，就像最先欢迎DDR2内存的不是台式机，而是服务器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也将经历一个慢热的过程。

用一个时钟的两个沿进行操作在FPGA设计中是强烈不推荐甚至是禁止的，会带来很多问题，有兴趣可以查一下“亚稳态”的概念
楼主想达到目的可以从时钟上下手，造一个反时钟，两个时钟都用上升沿，但这时又要考虑同步与异步的问题了
现在电脑的内存条就是DDR技术