SystemC SystemVerilog 与modelsim

帅帅 · 发表于 2010-6-25 23:55:43

请各位大侠进来讨论一个问题：modelsim6.0以后的版本都支持systemC和systemVerilog，但是否能完全支持，在设计时若用modelsim要注意一些什么事情

情迷布拉格 · 发表于 2010-6-26 00:37:57

我见过 systemVerilog 用于生成测试向量, 好像不常用

乡下乖乖女 · 发表于 2010-6-26 01:46:05

同问：在modelsim下写SystemC是否要下载、配置VC下的那个库呢？<br>
一直没精力试试。。。

出外的囝仔 · 发表于 2010-6-26 03:42:31

SystemC for model and SystemVerilog for validation

蓝雪 · 发表于 2010-6-26 05:18:03

我也想知道

梦的忧伤 · 发表于 2010-6-26 06:08:03

在Modelsim SE6.1f下可以用SystemC,不用配置库,集成了。<br>
不知道Modelsim SE6.1f对SystemVerilog支持不够还是不支持；6.2版本支持systemverilog

豆芽 · 发表于 2010-6-26 07:08:25

谁在Modelsim下用systemverilog用的多的说下啊

七郎仔 · 发表于 2010-6-26 07:44:53

我在modelsim用的較多,其他tools沒有用過

一个人的舞台 · 发表于 2010-6-26 08:35:10

modelsim可以进行systemc和systemverilog仿真，但是仿真效果不好，而且其行为级仿真对语法要求严格。在高层次代码仿真上，现在都用questasim，而不用modelsim。

情迷布拉格 · 发表于 2010-6-26 10:02:56

感谢楼主分享!

		自动登录	找回密码
密码			我要注册

站长推荐 /1