FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE

介绍如何编译HDL必须的Xilinx库和结构仿真。创建将被编译库的目录
在编译库之前，最好先建立一个目录（事实上必须建立一个目录），步骤如下。（假设Modelsim的安装目录是“$Modeltech_6.0”，ISE的安装目录是“$Xilinx”）
◆ 在“$Modeltech_6.0/”目录下建立一个名为XilinxLib的文件夹；
◆ 启动Modelsim后，从“File”菜单项中点击“Change Directory”并指定到刚刚建立的那个文件夹“XilinxLib”；
◆ 接下来要做的事情是将Xilinx库编译到“XilinxLib”文件夹中。有三个库需要被编译。它们分别是“simprims”，“unisims”和“XilinxCoreLib”；（所有这些库文件都在“$Xilinx/verilog/src”目录下）
◆ 点击Modelsim中的“Workspace”窗口，建立一个名为Xilinx_CoreLib的新库；（这个操作创建一个名为“Xilinx_CoreLib”的文件夹，你可以在“Workspace”窗口中看到它）
◆ 现在开始编译！在“Compile”菜单中点击“Compile”，选择“$Xinlinx/verilog/scr/XilinxCoreLib”目录中所有的文件，在弹出的对话框中选中刚刚建立的“Xilinx_CoreLib”文件夹，再点击“Compile”按钮就可以了编译了；
◆ 用同样的方式编译其他两个本地库（“simprims”和“unisims”）；