FPGA制霸市场决胜关键：28纳米3D堆叠及SoC系统化（再续）

专家就曾表示，ASIC的开发成本并不如外界所想的高，加上晶圆技术不断进步，目前芯片设计成本已越来越低。此外，系统的开发也不单只是成本考量，性能优化、使用体验与商业模式等，也都是关键。ASIC虽后有FPGA追赶，但成长动能并没有消失。

因此，从28纳米开始的FPGA趋势，应该说，28纳米FPGA把晶体管密度增加，更提升了电耗控制与设计弹性。此对ASIC和ASSP的威胁将更大，然而说会从此取代ASIC仍言之过早，毕竟28纳米FPGA是否真能对市场产生决定性影响，还有待时间观察。而这段时间，ASIC也将持续精进。因此这场战争并非结束，其实反倒可以期待一场新局面的开始。

3D堆叠打造异质系统

3D IC技术在市场上酝酿已久，却迟迟停留在只闻楼梯响，不见人下来的阶段。然而，3D堆叠架构对于芯片间的异质性整合，其实扮演着十分重要的角色，特别是极力打造SoC芯片的半导体设计商们。而3D堆叠的芯片整合方式，将在FPGA上率先实现。

目前FPGA厂商Xilinx在其高阶元件上，已经开始采用3D堆叠架构。这也是全球首款异质的3D FPGA芯片，主要技术基础是透过SSI(堆叠芯片互联)，将 FPGA与收发器进行整合，这同时也是一种创新。Xilinx未来更多的FPGA产品，包括最新的ZYNQ平台，都会采用3D堆叠的方式来设计。



Xilinx指出，尽管一般人认为3D堆叠的方式会增加封装方面的成本，然而就合格率的角度来看，同样面积的芯片上，有相同数量的逻辑门，若采用单一块芯片，对比切割成更小的区块，透过立体堆叠方式制作的3D芯片，则采用3D堆叠的方式，将会有更高的合格率。

主要原因在于，芯片上逻辑门的数量越多，芯片的合格率相对将会较难提高。以同样面积的芯片来看，若将芯片切割成更小单位芯片，每单位的逻辑门数目相对减少，更可以提高每个单位芯片的合格率。将这些合格率更高的芯片，透过3D堆叠的方式整合在一起，堆叠后逻辑门的数量是一样的，也就是运算效能相同。而由于每单位芯片逻辑门数目更少，生产过程合格率高，无形中将会大大降低成本。

此外，Altera亚太区工业市场开发经理江允贵也认为，采用3D堆叠，还有更多好处。透过平面的线路传输讯号，会花费更久的时间。如果采用垂直方式来传递讯号，速度将会更快。3D堆叠主要是让单位芯片面积更小化，再采用堆叠方式来提高逻辑门密度。透过垂直的金属互联层传递讯号，等于面对面这样的迅速，这样FPGA的处理效能将会大大的提升。3D堆叠将非常适合低密度、多 I/O、小包装FPGA的系统设计。

3D堆叠，无疑将成为FPGA未来征服市场的又一大利器。特别是未来FPGA将朝向SoC方向发展，透过3D立体堆叠，让FPGA的整合之路将更为顺畅。

FPGA从以前的“配角”到“主角”得益于28nm新进程的应用、3D堆叠以及SoC系统化等发展方向的确定。FPGA想要制霸市场、对市场产生任何决定性的作用，就一定得拽紧这三大“法宝”，从而继续“抗战”ASIC。同时FPGA厂商固然不会固步自封，就像之前FPGA市场中的28nm争霸战一样，说不定以后还会出现更高层次的对垒。未来的战场只会愈发精彩。在今后的战场中，不然还会迸发出更为精妙绝伦的新技术、新产品和创新性思维!敬请期待!