verilog 非阻塞赋值的综合

刚学verilog，试了一下非阻塞赋值，代码如下， 很简单

1. module test(clk,in,out);
   
2.     input clk;
   
3.     input in;
   
4.     output reg out;
   
5. 
   
6.     always @(posedge clk)
   
7.         out <= in;
   
8. 
   
9. endmodule
   

复制代码

时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗，综合后赋值为什么会这样？