VHDL状态机的时钟产生问题

VVC · 发表于 2010-6-26 10:54:15

可以采用并行输出寄存器的译码输出，缩短输出到管脚的延时，见下贴 
 
[ 本帖最后由 rose8866 于 2007-6-25 20:40 编辑 ]

CTT · 发表于 2010-6-26 12:23:06

library ieee ; 
use ieee.std_logic_1164.all ; 
entity cycles is 
port ( 
      clock_main , rst: in std_logic ; 
      c0, c1, c2, c3 : out std_logic) ; 
end cycles ; 
architecture rtl of cycles is 
type state_values is (st0 , st1 , st2 ,  st3) ; 
signal pres_state , next_state : state_values ; 
signal tmpc0,tmpc1,tmpc2,tmpc3 : std_logic; 
begin 
process(pres_state) 
begin 
case pres_state is 
  when st0 => 
   next_state <= st1 ; 
  when st1 => 
    next_state <= st2 ; 
  when st2 => 
   next_state <= st3 ; 
  when st3 => 
   next_state <= st0 ; 
  when others => 
   next_state <= st0 ; 
end case ; 
end process; 
with next_state select     --根据次态预先将c0,c0,c1,c2数据放到输出寄存器 
    tmpc0 <= '1' when st0, 
             '0' when others; 
with next_state select 
    tmpc1 <= '1' when st1, 
             '0' when others; 
with next_state select 
    tmpc2 <= '1' when st2, 
             '0' when others; 
with next_state select 
    tmpc3 <= '1' when st3, 
             '0' when others; 
process (clock_main , rst)    
begin 
if (rst = '1') then    --异步复位 
     pres_state <= st0 ; 
      c0<='0'; 
      c1<='0'; 
      c2<='0'; 
      c3<='0'; 
elsif (clock_main'event and clock_main= '1') then 
      pres_state <= next_state ; 
      c0<=tmpc0;        ----将存储在输出寄存器的数据输出 
      c1<=tmpc1; 
      c2<=tmpc2; 
      c3<=tmpc3; 
end if ; 
end process ; 
end rtl ; 
 
觉得这个方法管用或者你能从中学到点什么的话，请给我评分

longt · 发表于 2010-6-26 14:04:37

事实上对于楼主的第一个程序采用one-hot编码的话，那就是最优的程序，延时也最小（每一个编码的其中一位正好是一个输出）。之所以会有半个周期的延时，是和器件的性能有关的。 
 
我给的方法在输出逻辑比较复杂时有用。

ANG · 发表于 2010-6-26 15:25:46

http://www.edacn.net/bbs/viewthr ... &extra=page%3D1

Sunlife · 发表于 2015-6-25 09:59:00

建议状态机用时钟沿触发～！

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VHDL状态机的时钟产生问题

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