用cpld设计（锁相环法提取位同步．侦同步信号）

　　紧急求助！那位高手做过用cpld芯片实现锁相环法提取位同步和侦同步信号的程序，锁相环法提取位同步和侦同步信号是通信原理中的，但是如何用cpld芯片来实现是个难点：
　　首先，cpld中没有锁相环，需要设计一个锁相环，（并且好象要是数字锁相环）


　　其次，需要设计出用锁相环提取位同步和侦同步信号，这涉及到通信中的知识，
　　最后，是时间急需．
　　实在不行，只用cpld设计出来数字锁相环也行

FPGA 内部有模拟PLL你可以直接用的，呵呵 <br>
&nbsp; &nbsp;CYCLONE 就有，也不贵

可是，必须用数字锁相环的，那该怎么办呀？
       

       

这种当然不能使用alt_pll宏了啊，你需要先在matlab种对你设计的DPLL环路的算法及其性能进行仿真，然后在FPGA中编程实现。

看看回复学习些东西！

FPGA 内部有模拟PLL你可以直接用的，呵呵 <br>
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