求助：cpld接口问题 ？？

我用cpld 作为一个扩展I/O口，采集16路数据进，8路出，其源程序如下：
module pci1tran(en,in,out,d,read,write);
input write,en;
input[1:0]read;
input [15:0]in;
inout [7:0]d;
output[7:0]out;
reg [7:0]d1;
always @(en or in or read)
begin
if(en)
case(read)
2'b00: d1=8'hzz;
2'b01: d1=in[7:0];
2'b10: d1=in[15:8];
2'b11: d1=8'bzz;
endcase
else
d1=8'bzz;
end
assign d=d1;
assign out=write?d:8'bzz;
endmodule
modelsim中功能仿真时总是出现如下问题，有x出现，请问如何消除x?为什么会出现x？
其仿真图在rarz中：

哎 <br>
这个东东真难搞定

d不能做inout。<br>
d改成output或者去掉端口d，用reg也可以，就没有xxx了。<br>
傻瓜!
       

试一试对你所定义的寄存器赋个初值，如全为&rdquo;0&ldquo;

d不能做inout。<br>
d改成output或者去掉端口d，用reg也可以，就没有xxx了。<br>
傻瓜!