vhdl变成verilog的问题

ngtim · 发表于 2010-6-26 01:56:26

本帖最后由 fpgaw 于 2010-7-12 11:27 编辑

把vhdl中的输入信号如signal q:integer range 0 to 15;
signal f:std_logic_vector(3 downto 0);
signal xx:std_logic_vector(1 downto 0);
signal yy:std_logic_vector(1 downto 0);
在verioo中怎么表示

longtime · 发表于 2010-6-26 03:17:56

有个软件能 Verilog和VHDL相互转换 X-hdl 不妨试试！

ups · 发表于 2010-6-26 04:55:58

真的可以？

interig · 发表于 2010-6-26 05:44:39

reg f[3:0];

VVC · 发表于 2010-6-26 07:30:46

VHDL中的信号一般使用起来和Verilog中的reg差不多

encounter · 发表于 2010-6-26 07:44:38

用Verilog中的reg 应该可以

Sunlife · 发表于 2015-6-25 10:16:56

VHDL中的信号一般使用起来和Verilog中的reg差不多

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vhdl变成verilog的问题

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