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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › CPLD如何使用晶振？
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楼主: CCIE

CPLD如何使用晶振？

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ups 发表于 2010-6-26 10:59:40 | 显示全部楼层
一般全要加个的
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 楼主| CCIE 发表于 2010-6-26 12:06:09 | 显示全部楼层
是啊，多复习一下数字电路！
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tim 发表于 2010-6-26 13:21:45 | 显示全部楼层
晕<br>
这个也翻页了亚
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tim 发表于 2010-6-26 14:18:12 | 显示全部楼层
楼主的问题是在CPLD上直接连接晶振吗？我也想知道。好象没有人回答。
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longtime 发表于 2010-6-26 14:59:15 | 显示全部楼层
最好加上吧
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CHANG 发表于 2010-6-26 15:08:31 | 显示全部楼层
可以在普通的IO的两个脚加晶体，然后这两个脚之间做一个非门就好了。可以产生一个正弦波出来。
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tim 发表于 2010-6-26 15:41:04 | 显示全部楼层
不需要,时序电路才要
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usb 发表于 2010-6-26 16:56:40 | 显示全部楼层
这个问题建议搂住学习一下数字电路
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 楼主| CCIE 发表于 2010-6-26 17:47:45 | 显示全部楼层
建议楼主看下摸电和内部的时钟结构
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longtime 发表于 2010-6-26 18:56:25 | 显示全部楼层
一般组合逻辑电路不一定要,如果涉及到时序要就一定要了,用语倍频和分频
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