问个verilog技巧

太花哨了，如果用nlint去检查肯定很多问题<br>
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老老实实写吧，真正的设计中用到的verilog语言技巧是很少的，好的设计代码是很朴实的

THANK YOU！

建议还是麻烦一点，一条一条赋值；<br>
其他方式当然也可以，但是必定要增加多余的逻辑，而且会影响综合的关键路径<br>
使速度降低

对，能人工做得还是自己做，给工具做不知道它长成什么样子。

数组赋值使用变量，可能不利于综合，建议还是不要使用

always @(posedge clk) begin : block_1<br>
&nbsp;&nbsp;integer i;<br>
&nbsp;&nbsp;if (sp == 4)<br>
&nbsp; &nbsp; sp &lt;= 0;<br>
&nbsp;&nbsp;else begin<br>
&nbsp; &nbsp; for (i = 0; i &lt;= 23; i = i + 1)<br>
&nbsp; &nbsp;&nbsp; &nbsp;dout[i+sp] &lt;= din;<br>
&nbsp; &nbsp; sp &lt;= sp + 24;<br>
&nbsp;&nbsp;end<br>
end // block_1

用for循环好了

LZ&nbsp; &nbsp;想做什么呢？24位数据输入几次以后在256位一起输出？不过256又不是24的倍数。。。

仿真的时候可以这么写，拿去综合的话这样写不太好吧。

module tm(clk,din,dout);<br>
<br>
input clk;<br>
input [23:0] din;<br>
output [255:0] dout;<br>
<br>
reg [255:0] dout;<br>
<br>
reg [4:0] sp1;<br>
reg [4:0] sp2;<br>
<br>
always@(posedge clk)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;if(sp==4)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;begin<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; sp1 &lt;=0;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; sp2 &lt;=23;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;end<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;else<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;begin<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; dout[sp2:sp1]&lt;=din;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; sp1 &lt;=sp1+24;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; sp2 &lt;= sp1 + 47;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; end<br>
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endmodule<br>
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试试这个呢