异步

module async_resetFFstyle (q, d, clk, rst_n);
output q;
inputd, clk, rst_n;
reg  q;
// Verilog-2001: permits comma-separation
// @(posedge clk, negedge rst_n)
always @(posedge clk or negedge rst_n)
  if (!rst_n) q <= 1'b0;
  else  q <= d;
endmodule
为什么说上面代码实现异步复位？
always @(posedge clk )
  if (!rst_n) q <= 1'b0;
  else  q <= d;
这样就是同步了

是的，我觉得是这样

看下敏感事件列表的东西就知道了

Asynchronous Circuit Design.rar

异步电路设计 Asynchronous Circuit Design.part1.rar

异步电路设计 Asynchronous Circuit Design.part2.rar

fft_高速傅立叶变换的vhdl源代码_可以综合.rar&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;<br>
WORD使用技巧100招.rar

只有一个时钟称之为同步

只能有一个时钟沿变量在always块中

如果所有信号都在有效时钟沿起作用，就是同步，反之是异步，敏感变量表就是用来表明有效沿或电平的，所以如果只有一个时钟，则是同步，反之亦然